Nieuws

De halfgeleiderindustrie voert zijn inspanningen in geavanceerde verpakking, een benadering op die meer wijdverspreid wordt met nieuwe en complexe spaanderontwerpen.

De gieterijen, OSATs en anderen ontwikkelen de volgende golf van geavanceerde verpakkingstechnologieën, zoals 2.5D/3D, chiplets en fan-out, en zij ontwikkelen exotischere verpakkingstechnologieën die beloven om prestaties te verbeteren, macht te verminderen, en tijd te verbeteren aan markt. Elk pakkettype is verschillend, met diverse inruil. Zoals voordien, het idee achter geavanceerde verpakking is complexe matrijzen in een pakket te assembleren, die tot een systeem-vlak ontwerp leiden. Maar de geavanceerde verpakking staat voor sommige technische en kostenuitdagingen.

De geavanceerde verpakking is niet nieuw. Jarenlang, heeft de industrie matrijzen in een pakket geassembleerd. Maar de geavanceerde pakketten zijn typisch gebruikt voor hoog-Beëindigentoepassingen toe te schrijven aan kosten.

Vandaag, niettemin, wordt de geavanceerde verpakking een haalbaardere optie om een complexe spaanderontwerp om verscheidene redenen te ontwikkelen. Typisch, om een ontwerp vooruit te gaan, ontwikkelt de industrie een systeem-op-a-spaander (Soc) gebruikend spaander het schrapen om verschillende functies op één enkele monolithische matrijs te passen. Maar schrapen wordt moeilijker en duur bij elke knoop, en niet profiteert alles van het schrapen.

Goed voorbeeld: Intel, een oude verdediger van spaander het schrapen, ontmoette verscheidene vertragingen met zijn 10nm-proces toe te schrijven aan diverse productieglitches. Intel ramping nu omhoog zijn 10nm-ontwerpen, maar het vertraagde onlangs 7nm amid opbrengstkwesties. Terwijl zullen de bedrijfgeloften het het probleem bevestigen en zullen met zijn spaander het schrapen verdergaan, omringt het ook zijn weddenschappen door zijn verpakkingsinspanningen op te voeren.

Samsung en TSMC, twee andere leading-edge chipmakers, bewegen zich vooruit met spaander het schrapen bij 5nm en verder. Maar Samsung en TSMC, evenals andere gieterijen, breiden ook hun verpakkingsinspanningen uit. En OSATs, die de derde verpakkende diensten verleent, blijft nieuwe geavanceerde pakketten ontwikkelen.

De geavanceerde verpakking zal elk probleem in spaanderontwerp niet oplossen. Spaander het schrapen nog blijft een optie. Wat, niettemin verandert, is nieuwe pakkettechnologieën is concurrerender.

De „verpakking is werkelijk de volgende fase om te verwezenlijken wat wanneer de voorkeur om de knoop te krimpen niet meer de duidelijke optie is,“ bovengenoemd Kim Yess, uitvoerende directeur van WLP-materialen bij Brouwer Science nodig is. De „creatieve architectuur kan rijpe high-volume productie van actieve en passieve apparaten toelaten om worden verpakt zodanig dat het prestatiesresultaat robuuster is en heeft een lagere kosten-van-eigendom.“

No one pakkettype kan aan alle behoeften voldoen. De „keus is afhankelijk van de toepassing, die dicteert wat gaat kijken de verpakkingsarchitectuur als. Het is allen over wat u de prestaties wilt zijn en de ja bovengenoemde vormfactor die u voor het eindapparaat nodig hebt,“.

Zo, ontwikkelen de verkopers verscheidene types. Hier zijn enkele recentste technologieën:

ASE en TSMC ontwikkelen fan-out met siliciumbruggen. Fan-out wordt gebruikt om matrijzen in een pakket te integreren, en de bruggen verstrekken de verbindingen van één matrijs aan een andere.
TSMC ontwikkelt siliciumbruggen voor 2.5D, een high-end matrijs die technologie stapelen.
Verscheidene bedrijven ontwikkelen chiplets, een manier om matrijzen te integreren en hen te verbinden in een pakket. Intel en anderen ontwikkelen nieuwe matrijs-aan-matrijs onderling verbinden bril voor chiplets.
Het Optische Onderlinge verbindings van netwerkenforum (OIF) ontwikkelt nieuwe matrijs-aan-matrijs bril voor chiplets, toelatend nieuwe communicatie ontwerpen.

Waarom verpakkend?
Voor decennia, introduceerden chipmakers een nieuwe procestechnologie met meer transistordichtheid om de 18 tot 24 maanden. Bij dit ritme, introduceerden de verkopers nieuwe die spaanders op dat proces worden gebaseerd, toelatend apparaten met meer transistordichtheid en nieuwe elektronische producten met grotere waarde.

Maar het wordt moeilijker om deze formule bij geavanceerde knopen te handhaven. De spaanders zijn complexer met kleinere eigenschappen geworden, en IC-ontwerp en productie de kosten zijn omhooggeschoten. Tegelijkertijd, heeft het ritme voor een volledig geschraapte knoop zich van 18 maanden aan 2,5 jaar of langer uitgebreid.

„Als u 45nm bij 5nm vergelijkt, die vandaag gebeurt, zien wij een 5X-verhoging van wafeltjekosten. Dat is toe te schrijven aan het aantal verwerkingsstappen worden vereist om te maken dat apparaat,“ bovengenoemd Ben Rathsack, ondervoorzitter en afgevaardigde algemene manager bij tel. Amerika dat.

Wegens stijgende ontwerpkosten, kunnen zich minder verkopers veroorloven om leading-edge apparaten te ontwikkelen. Vele spaanders vereisen geen geavanceerde knopen.

Maar vele ontwerpen vereisen nog geavanceerde processen. „Als u de Wet van Moore hebt gevolgd, zou u denken dat het schrapen of de innovatie ophoudt. Eerlijk, is dat niet waar. De hoeveelheid apparaten en hoe zij zich verspreiden groeit aan een sterk tarief,“ bovengenoemde Rathsack.

Het schrapen blijft een optie voor nieuwe ontwerpen, hoewel velen naar alternatieven als geavanceerde verpakking zoeken. De „impuls drijft meer klanten in meer toepassingen om alternatieve oplossingen te onderzoeken dan groot, enig-matrijzenoplossingen op duur bleeding-randsilicium,“ bovengenoemd Walter Ng, ondervoorzitter van bedrijfsontwikkeling bij UMC. „Wij zullen ons altijd in een richting van het vereisen van complexere functionaliteit bewegen. Dat betekent typisch grotere spaanders. Wij hebben altijd dat met de capaciteit geleid om aan de volgende technologieknoop te migreren, die met dezelfde uitdagingen van kosten en macht is gekomen. Wij zijn nu op het punt waar die capaciteit niet meer begint uitvoerbaar te zijn en de alternatieve oplossingen a moeten worden. De geavanceerde die verpakkingsoplossingen, aan innovatieve interconnect benaderingen worden gekoppeld, verstrekken sommige van die aantrekkelijke alternatieven. Maar wij moeten in mening houden dat de spaandereconomie in kwestie de uiteindelijke implementatie.“ zal bepalen

Voor decennia, was de verpakking een nadere overweging. Het kapselde eenvoudig een matrijs in. En in de productiestroom, breekt het chipmakersproces op een wafeltje in fab af. Dan, zijn de spaanders gedobbeld en geassembleerd in eenvoudige conventionele pakketten.

De conventionele pakketten zijn rijp en goedkoop, maar zij zijn beperkt in elektroprestaties en verbinden dichtheid onderling. Dat is waar de geavanceerde verpakking past. Het laat hogere prestaties met meer I/Os in systemen toe.

2.5D versus fan-out
Verscheidene geavanceerde verpakkende types zijn in de markt, zoals 2.5D/3D en fan-out. Beide types zijn naar meer functies en I/Os op weg, steunend grotere en complexere matrijzen.

Fan-out is een wafeltje-vlakke verpakkingstechnologie, waar de matrijzen in een wafeltje worden verpakt. In het verpakkende landschap, past fan-out in mid-range aan high-end ruimte. Amkor, ASE, JCET en TSMC verkopen fan-out pakketten.

In één voorbeeld van fan-out, wordt een BORRELmatrijs gestapeld op een logicaspaander in een pakket. Dit brengt dichter het geheugen aan de logica, toelatend meer bandbreedte.

Fan-out de pakketten bestaan uit matrijzen en herdistributielagen (RDLs). RDLs is het kopermetaal onderling verbindt dat elektrisch één deel van het pakket met een andere verbindt. RDLs wordt gemeten door lijn en ruimte, die naar de breedte en de hoogte van een metaalspoor verwijzen.

Fan-out is verdeeld in twee segmenten — standaard en hoog - dichtheid. Gericht voor consument en mobiele toepassingen, standaard-dichtheids wordt fan-out gedefinieerd als pakket met minder dan 500 I/Os en RDLs groter dan 8μm lijn en ruimte. Aangepast voor high-end apps, high-density heeft fan-out meer dan 500 I/Os met de lijn en de ruimte van RDLs minder dan 8μm.

Bij high-end, ontwikkelen de verkopers fan-out met RDLs bij 2μm lijn/ruimte en verder. „Om omhoog met de bandbreedte van vandaag en I/O vereisten, RDL-lijnbreedtes en hoogte te houden krimpen de vereisten meer en meer, en aan BEOL-verbindingen gebruikend koper damascene verwerking om kleinere lijnbreedtes toe te laten,“ bovengenoemd Sandy Wen, een ingenieur van de procesintegratie in Coventor, Lam Research Company, in een blog zo ook verwerkt.

Om fan-out pakketten te maken, worden de matrijzen geplaatst in een wafeltje-als structuur gebruikend een epoxyvormsamenstelling. RDLs wordt gevormd. De individuele matrijzen worden gesneden, vormt een pakket.

Fan-out heeft sommige uitdagingen. Wanneer de matrijzen in de samenstelling worden geplaatst, kunnen zich zij tijdens het proces bewegen. Dit effect, genoemd matrijzenverschuiving, kan opbrengst beïnvloeden.

In één keer, werd fan-out beperkt in I/O telling. Nu, high-density is fan-out naar hogere die I/O tellingen op weg en valt het high-end grondgebied binnen door 2.5D wordt gehouden.

2.5D is een high-end matrijs stapelend pakkettechnologie. Fan-out zal geen 2.5D verplaatsen. Maar fan-out is minder duur, omdat het geen interposer zoals 2.5D vereist.

Niettemin, high-density steunt fan-out meer en grotere spaanders, die grotere pakketten vereisen. Typisch, hier gebruikt de verpakkende gemeenschap de term „dradenkruis“. Gebruikt in spaanderproductie, zijn een dradenkruis of een masker een hoofdmalplaatje van een IC-ontwerp. Een dradenkruis kan matrijzengrootte tot ruwweg 858mm ² aanpassen. Als de matrijs groter is, zal een chipmaker een spaander op meer dan één dradenkruis verwerken.

Bijvoorbeeld, kan een grote spaander twee dradenkruisen (2X-dradenkruisgrootte) vereisen. Dan, in de productiestroom, worden de twee dradenkruisen ontwikkeld afzonderlijk en samen gestikt, die een duur proces is.

TSMC, ondertussen, verscheept fan-out pakketten met een 1.5X-dradenkruisgrootte. „Wij richten om een 1.7X-dradenkruisgrootte in productie in Q4 te brengen dit jaar,“ bovengenoemd Douglas Yu, verbindt de ondervoorzitter van geïntegreerd & verpakkend in TSMC onderling. Een „2.5X-dradenkruis zal door Q1 ‚21 worden gekwalificeerd.“

De grotere fan-out pakketten geven klanten sommige nieuwe opties. Zeg u willen een pakket met hoog bandbreedtegeheugen (HBM). In HBM, worden de BORRELmatrijzen gestapeld bovenop elkaar, toelatend meer bandbreedte in systemen.

HBM wordt hoofdzakelijk gevonden in high-end en dure 2.5D-pakketten. Nu, met grotere pakketgrootte, ontwikkelen ASE en TSMC minder-dure fan-out pakketten die HBM steunen.

Er zijn andere nieuwe opties. ASE en TSMC ontwikkelen fan-out met siliciumbruggen. Intel was het eerste bedrijf om siliciumbruggen te ontwikkelen. Vond in high-end pakketten, is een brug een uiterst klein stuk van silicium dat één matrijs met een andere in een pakket verbindt. De bruggen worden geplaatst als goedkoper alternatief dan 2.5D-interposers.

De bruggen beloven om nieuwe functionaliteit aan fan-out te brengen. Bijvoorbeeld, traditionele kenmerkt fan-out van TSMC een 40μm hoogte met 3 RDL-lagen bij 2μm2μm lijn/ruimte. „(Het siliciumbrug van TSMC) de technologie kan de lokale hoogte tot 25μm verminderen om spaandergebied te bewaren. Een lijn en de ruimte van RDL bij 0.4μm en 0.4μm verstrekken veel hoger dichtheid onderling verbindt,“ bovengenoemde Yu.

2.5D, ondertussen, gaat niet weg. Wat ontwikkelen reusachtige apparatenarchitectuur met meer I/Os. Op dit moment, is 2.5D hier de enige optie.

In 2.5D, worden de matrijzen gestapeld bovenop een interposer, die door-siliciumvias opneemt (TSVs). Interposer doet dienst als brug tussen de spaanders en een raad, die meer I/Os en bandbreedte verstrekt.

In één voorbeeld, kon een verkoper FPGA met vier HBM-kubussen opnemen. In één alleen kubus, de technologiestapels acht 10nm-klasse 16 van HBM2E van Samsung sterft recentste gigabitborrel op elkaar. De matrijzen worden verbonden gebruikend 40.000 TSVs, toelatend de snelheden van de gegevensoverdracht van 3.2Gbps.

Als fan-out, zich ook uit breidt 2.5D. Bijvoorbeeld, ontwikkelt TSMC een siliciumbrug voor 2.5D, die klanten meer opties geeft. TSMC is voorbereiding een 1.5X-dradenkruisversie (4 HBMs) met een 3.0X-dradenkruisgrootte (8 HBMs) in O&O.

Verteld allen, 2.5D blijft de optie voor het hoge eind, maar fan-out sluit het hiaat. Zo hoe stapelt fan-out omhoog tegen 2.5D? In een document, ASE — welke zijn fan-out technologie FOCoS roept — vergeleek zijn twee fan-out pakkettypes (spaander-eerst en spaander-duur) tegenover 2.5D. Elk pakket bestaat uit ASIC en HBM. Het doel was warpage, de diëlektrische spanning laag-k, interposer/RDL-spanning, gezamenlijke betrouwbaarheid en thermische prestaties te vergelijken.

„Warpage van de twee FOCoS-pakkettypes is lager dan 2.5D toe te schrijven aan een kleinere CTE-wanverhouding tussen de combomatrijs en het opeenstapelingssubstraat,“ bovengenoemd Wei-Hong Lai van ASE in het document. De „spanning (van laag-k) van FOCoS voor zowel spaander-eerst en spaander-duurt is lager dan 2.5D.“

Het interconnectiekoper voor 2.5D had lagere spanning dan fan-out. „2.5D, spaander-eerste FOCoS en spaander-laatste FOCoS hebben gelijkaardige thermische prestaties, en allemaal zijn goed genoeg voor high-power toepassingen,“ bovengenoemde Lai.

Meer optie-chiplets, Slokjes
Naast 2.5D en fan-out, konden de klanten ook een douane geavanceerd pakket ontwikkelen. De opties omvatten 3D-ICs, chiplets, multi-spaandermodules (MCMs) en systeem-in-pakket (Slokje). Technisch, zijn dit pakket geen types. Zij zijn architectuur of methodologieën wordt gebruikt om een douanepakket te ontwikkelen dat.

Een Slokje is een een douanepakket of module, dat uit een functioneel elektronisch systeem of een subsysteem, volgens ASE bestaan. Een Slokje impliceert een assortiment van technologieën in toolbox, die verschillende apparaten, passives kan omvatten, en regelingen onderling verbinden, onder andere. Selecterend uit deze opties, kan een klant een pakket van het douaneslokje ontwikkelen om zijn vereisten aan te passen.

Chiplets is een andere optie. Met chiplets, kan een chipmaker een menu van modulaire matrijzen, of chiplets, in een bibliotheek hebben. Chiplets kon verschillende functies bij diverse knopen hebben. De klanten kunnen mengeling-en-gelijke chiplets en hen verbinden gebruikend een matrijs-aan-matrijs onderling verbinden regeling.

Potentieel, konden chiplets een groot probleem oplossen. Bij geavanceerde knopen, is een monolithische matrijs groot en duur. Met chiplets, kunnen de klanten de grotere matrijs in kleinere stukken verdelen, daardoor drukkend kosten en opvoerend opbrengsten. „Wij houden van te zeggen dat een chiplet een monolithische matrijs in delen disaggregating en dan de delen vervaardigt, maar zij functioneren nog als één enkele matrijs,“ bovengenoemd Jan Vardaman, Internationale voorzitter van TechSearch.

Er zijn andere voordelen. „Uiteindelijk, zijn de verpakkingstechnologieën over stijgende dichtheid en dalende macht, die chiplets toelaten om in een pakket aan functionaliteit worden verbonden die aanpast of de functionaliteit van monolithisch Soc. overschrijdt. De voordelen aan deze benadering omvatten lagere kosten, grotere flexibiliteit en een snellere tijd aan markt,“ bovengenoemde Ramune Nagisetty, directeur van proces en productintegratie in Intel, in een recente presentatie.

Gebruikend de chipletbenadering, konden de verkopers 3D-ICs of MCMs ontwikkelen. MCMs integreert matrijzen en verbindt hen in een module. 3d-IC kon in verscheidene vormen komen. Het zou het stapelen van logica op geheugen of logica op logica in een pakket kunnen impliceren.

Intel heeft diverse chiplet-als architectuur ontwikkeld. Het bedrijf heeft binnenshuis de stukken om deze architectuur, met inbegrip van zijn eigen IP blokken te ontwikkelen, verbinden de siliciumbruggen en een matrijs-aan-matrijs technologie onderling.

Fig. 1: 2.5D en 3D technologieën die van Intel de brug en van Foveros technologieën gebruiken. Bron: Intel

De matrijs-aan-matrijs verbindt is kritiek onderling. Het sluit zich aan bij één matrijs aan een andere in een pakket. Elke matrijs bestaat uit een IP blok met een fysieke interface. Één matrijs met een gemeenschappelijke interface kan aan een andere matrijs via een kort-bereikdraad communiceren.

De industrie ontwikkelt verscheidene matrijs-aan-matrijs interface technologie-geavanceerde Interfacebus (AIB), Bos van Draden (Boog), cei-112g-XSR en OpenHBI.

De Open Aan het vakgebied verbonden Architectuur (ODSA) groep ontwikkelt twee hiervan interface-boog en OpenHBI. OpenHBI is een matrijs-aan-matrijs onderling verbindt technologie uit de HBM-norm wordt afgeleid die. De boog steunt diverse pakketten. Allebei zijn in O&O.

De de matrijs-aan-matrijs van Intel technologie wordt genoemd AIB. Intel ontwikkelt ook AIB-Volgzame chiplets of tegels. Het bedrijf heeft 10 tegels met 10 meer in de werkzaamheden, zoals zendontvangers, gegevensconvertors, siliciumphotonics en machine het leren versnellers ontwikkeld.

Terwijl Intel de stukken blijft op zijn plaats zetten om chiplets te ontwikkelen, konden andere apparatenmakers ook AIB-technologie verkrijgen en gelijkaardige architectuur ontwikkelen gebruikend hun eigen of derde IP.

Intel heeft toegang tot AIB voor zijn interne producten. AIB wordt ook aangeboden als open-bron, royaltyvrije technologie voor derde partijen op CHIPS Alliance Website.

Een nieuwe versie van AIB is in de werkzaamheden. CHIPS Alliance, een de industrieconsortium, gaf onlangs de AIB-specificatie van het versie 2.0 ontwerp vrij. AIB 2,0 heeft meer dan zes keer de dichtheid van de randbandbreedte dan AIB 1,0.

Voor de meeste bedrijven, niettemin, is het een belangrijke uitdaging om chiplet-als architectuur te ontwikkelen. De capaciteit om interoperabele en geteste chiplets uit verschillende verkopers te verkrijgen is nog een onbewezen model.

Er is hier een oplossing. Bijvoorbeeld, ontwikkelt het Blauwe Jachtluipaard Analoge Ontwerp een generator voor AIB. De generator laat sign-off klaar de douaneblokken van AIB over diverse processen toe. „Door douaneblokken bij drukknopsnelheden te veroorzaken die, verminderen de generators van de Blauwe Jachtluipaard tijd-aan-markt en techniekinspanning wordt vereist om klaar IP band-uit te veroorzaken,“ bovengenoemd Krishna Settaluri, CEO van Blauwe Jachtluipaard.

Dat lost alle problemen niet op. Om te beginnen vereisen chiplets bekende goede matrijzen. Als één of meerdere matrijzen in de stapel defect zijn, kan het gehele pakket ontbreken. Zo vereisen de verkopers een correcte productiestrategie met goede procesbeheersing.

„Aangezien de geavanceerde verpakkingsprocédés met kleinere eigenschappen meer en meer complex zijn geworden, blijft de behoefte aan efficiënte procesbeheersing groeien,“ bovengenoemd Tim Skunes, ondervoorzitter van R&D in CyberOptics. De „kosten van mislukking worden hoog gegeven deze processen gebruiken dure bekende goede matrijs.“

Meer chiplets
Voor geavanceerde pakketten, bestaande verkopers verbindt het gebruik regelingen onderling. In pakketten, worden de matrijzen gestapeld en gebruikend koper microbumps en pijlers verbonden. De builen/de pijlers verstrekken kleine, snelle elektroverbindingen tussen verschillende apparaten.

Het meest geavanceerd microbumps/de pijlers zijn uiterst kleine structuren met 40μm tot 36μm hoogten. De builen/de pijlers worden ontwikkeld gebruikend divers materiaal. Dan, worden de matrijzen gestapeld en gebruikend een wafeltje bonder gestapeld.

Voor dit, het thermische de compressie van het de industriegebruik plakken (TCB). TCB bonder neemt een matrijs op en richt de builen aan die van een andere matrijs.

TCB is een langzaam proces. Plus, naderen de builen/de pijlers hun fysieke grens, ergens rond 20μm hoogten.

Dat is waar een nieuwe geroepen technologie het hybride plakken past. Nog in R&D voor verpakking, het hybride stapelt plakken en plakt matrijzen gebruikend koper-aan-koper onderling verbindt. Het voorziet meer bandbreedte van lagere macht dan de bestaande methodes om te stapelen en te plakken.

De gieterijen ontwikkelen het hybride plakken voor geavanceerde verpakking. TSMC werkt aan een technologie genoemd Systeem op Geïntegreerde Spaander (SoIC). Gebruikend het hybride plakken, laat SoIC van TSMC toeals chipletarchitectuur bij sub-10μm hoogten.

Onlangs, onthulde TSMC zijn SoIC-wegenkaart. Door eind van het jaar dat, zal SoIC met 9μm bandhoogten lanceren, door 6μm in medio-2021 en 4.5μm in vroeg-2023 worden gevolgd.

Het bewegen van het hybride plakken van het laboratorium aan fab is geen eenvoudig proces. De „belangrijkste procesuitdagingen van koper het hybride plakken omvatten de controle van het oppervlaktetekort om leegten, de nanometer-vlakke controle van het oppervlakteprofiel te verhinderen om het robuuste hybride contact van het bandstootkussen, en het controleren van de groepering van koperstootkussens op de bovenkant en bodemmatrijs te steunen,“ bovengenoemd Stephen Hiebert, hogere directeur van marketing bij KLA.

Ondertussen, ontwikkelen anderen ook chiplets. In de communicatie industrie, bijvoorbeeld, neemt OEMs grote Ethernet-schakelaar SoCs in systemen op. Soc bestaat uit een Ethernet-schakelaarmatrijs en een SerDes op dezelfde spaander.

„Aangezien wij naar hogere snelheden gaan, en aangezien de lithografie naar fijnere meetkunde gaat, schrapen de analoge en digitale structuren niet hetzelfde,“ bovengenoemd Nathan Tracy, een technoloog en een manager van de industrienormen in TE Connectivity. Tracy is ook de voorzitter van OIF.

„Als u een schakelaarmatrijs hebt, heeft het een digitaal gedeelte. Dan, hebt u SerDes, serializer/deserializer die I/O voor de spaander verstrekt. Dat is een analoge structuur. Het schraapt niet goed,“ bovengenoemde Tracy.

Als systemenbeweging naar snellere datasnelheden, bezet SerDes teveel ruimte. Zo in sommige gevallen, wordt de SerDes-functie gescheiden van de grotere matrijs en in kleinere matrijzen of chiplets gebroken.

Dan, worden alle matrijzen geïntegreerd in MCM. De grote schakelaarspaander zit in het midden, dat door vier kleinere I/O chiplets wordt omringd.

Dat is waar de normen in hier passen. OIF ontwikkelt een technologie genoemd cei-112g-XSR. XSR sluit chiplets en optische motoren in MCMs aan.

Conclusie
Duidelijk, is de geavanceerde verpakking een woeste markt met een groeiend aantal nieuwe opties.

Dat is belangrijk voor klanten. De monolithische matrijzen met spaander het schrapen zullen niet weggaan. Maar het wordt harder en duurder bij elke draai. (Van Mark LaPedus)