Nieuws

Dr. Jianying Peng behaalde van Zhejiang-Universiteit een diploma en is momenteel de uitvoerende voorzitter van Xinlai-Technologie. Hij is hoofdzakelijk verantwoordelijk voor R&D en het marktbeheer van bewerkers risc-v en andere verwante producten. Zij heeft vele jaren van ervaring van het bewerker de ontwerp verwante werk. Zij was de hogere R&D-manager van Synopsys-de bewerker van het ARC en vestigde het centrum van het ARC China R&D, en de R&D-manager van de afdeling van het Wonderwapen cpu.

1. Wat de belangrijkste te overwegen factoren zijn wanneer het maken van Soc planning ontwerpen

Als leverancier van cpu IP, hebben wij van verschillende klanten opgemerkt dat zij hoofdzakelijk de volgende belangrijkste factoren wanneer het doen van Soc-ontwerp plannend overwegen:

●Productdefinitie en zeer belangrijke technische indicatoren: De algemene klanten hebben doelmarkten en toepassingsscenario's gericht, zodat zijn de vroege productdefinities vrij duidelijk, zoals cpu-prestaties (frequentie, DMIPS/CoreMark en andere basistestscores) duidelijke Werkingsgebiedvereisten zal zijn, lijst van andere rand vereist IP, en frequentie, gebieds en machtsconsumptie van de algemene spaander.

●Hardwarekenmerken en algemene architectuur: Zodra de productdefinitie wordt bepaald, de volgende stap is de software en hardwarefuncties te verdelen, de kenmerken van de hardwaremodule, en de algemene Soc-architectuur (hoofdbusstructuur) bepalen. Bepaal de volledige Soc-architectuur door specifieke toepassingen en algoritmeevaluatie, met inbegrip van de busstructuur, het aantal en de verbinding van Meester/Slaaf, de opslagstructuur, en de specifieke kenmerken van zeer belangrijke IP modules. Neem cpu als voorbeeld, u vereisen verwerkingseenheidën zoals DSP en FPU; opslagstructuur (ICache/DCache, strak strak gekoppeld SRAM van de op-spaanderinstructie, gekoppeld SRAM van op-spaandergegevens) en capaciteit, en de vereiste structuur van de systeembus.

●Van de softwareecologie en gebruiker gewoonten: Van de softwareecologie en gebruiker de gewoonten zijn onzichtbaar en ongrijpbaar, maar zij zijn essentieel aan Soc-ontwerp. Software-ontwikkelingmilieu (winde, SDK, enz.), basishulpmiddelketting (compiler, debugger, enz.), besturingssysteemsteun… Deze zijn verwant allen met de efficiency en de gewoonten van software-ontwikkeling van spaander eindklanten.

●Uitvoerige kosteneffectiviteit van tijd, arbeidskrachten, en kapitaaluitgde: De hoge kosteneffectiviteit is een noodzakelijke voorwaarde voor het succes van commerciële klanten. Iedereen hoopt om het ontwerp en de controle van de software en de hardware van Soc in de kortste tijd en met de minste hoeveelheid arbeidskrachten te voltooien. Natuurlijk, hopen zij ook dat IP de kosten, verdere tapeouts, de verpakkende en testende kosten de redelijkste prijzen zijn.

Natuurlijk, zal de prioriteit of het gewicht deze factoren voor elke klant verschillend zijn. Sinds zijn onderneming 2 jaar geleden, Xinlai-heeft de Technologie het landen van RISC-V in China getuigd. Aanvankelijk, voor nieuw risc-v, hielden de meeste Soc-ontwerpbedrijven een afwachtingshouding wegens de van de softwareecologie en gebruiker gewoonten. Met de krachtige ontwikkeling van het volledige software en hardwareecosysteem van risc-v, nu zien wij more and more klanten beginnen om risc-v wegens de voordelen van kosteneffectiviteit, onderscheiden productdefinities en flexibele scalability te kiezen.

2. Wat zijn de belangrijkste die criteria op huidig heersende stromingssoc worden gebaseerd wanneer het kiezen van bewerkerkern IP? Hoe te om onderscheiden ontwerp te bereiken?

Er zijn inderdaad bepaalde verenigde normen voor de selectie van bewerker IP tijdens Soc-ontwerp, zoals hardwareindicatoren, softwareindicatoren, stabiliteit, en prijs.

De hardwareindicatoren omvatten hoofdzakelijk:

●Onder een specifiek proces, een frequentie, een gebied, de parametervereisten van de machtsconsumptie, en de typische cpu-scores van de benchmarktest (DMIPS, CoreMark, enz.);

●Verschillende instructie vastgestelde combinaties, zoals risc-v met 32 bits of risc-v instructiereeks met 64 bits, DSP, enige en dubbele precisie FPU, enz.

●Opslageenheidsstructuur en grootte;

●Het aantal en de prioriteit van onderbreken, reactiesnelheid, enz.

●De het gesteunde type van businterface en verhouding van de klokfrequentie, enz.

De softwareindicatoren omvatten hoofdzakelijk:

●Perfect van de software-ontwikkelingmilieu en ontwikkeling platform (winde, SDK, enz.);

●Rijpe en stabiele hulpmiddelketting (compiler, mededinger, debugger, enz.);

●Standaardsoftwareinterface en de rijke bibliotheek van de algoritmesoftware, enz.

●De vriendschappelijke steun van de derdesoftware ((Segger, IAR, Lauterbach, enz.);

●De steun van het heersende stromingsbesturingssysteem (RTOS, Linux, enz.).

De stabiliteit is hoofdzakelijk omdat cpu IP volledig moet worden geverifieerd, en het moet voldoende robuustheid op verschillende processen en testplatforms hebben. De prijs omvat hoofdzakelijk autorisatieprijzen en verdere steun en onderhoudskosten.

Hoe te om klanten van concurrerende en onderscheiden ontwerpen te voorzien? Dit is altijd de richting geweest waarin Xinlai-de Technologie hard onderzoekt en werkt. Momenteel, overwegen wij hoofdzakelijk de volgende aspecten:

1) Hoogst configureerbare bewerker IP

Al kern risc-V cpu-IPs omvat een rijkdom aan configureerbare opties. De klanten kunnen hun vereiste parameters door een grafische interface vormen om prestatie-eisen te ontmoeten zonder extra middelen te verspillen, zoals het aantal van onderbreekt en de prioriteit, ICache/DCache-grootte, u vergt op-spaanderinstructie en gegevens SRAM, het aantal vermenigvuldigingscycli, enz. Dan produceer de vereiste code.

2) Scalability van de risc-v instructiereeks (user-defined instructies)

In de risc-v instructie vastgestelde definitie, is een deel van de codageruimte gereserveerd voor user-defined instructies, en de Kernentechnologie verstrekt de uitbreidingsoplossing een van NICE (de Co-Eenheid van de Kerneninstructie Uitbreiding). De klant analyseert de algoritmen die hardwareversnelling vereisen en bepaalt de overeenkomstige instructies volgens de toepassing op een specifiek gebied. Gebaseerd op de kern van de bewerker risc-v microkernel, is de interface van NICE gereserveerd om de versnellingseenheid voor het specifieke gebied te realiseren. De versnellingseenheid kan opslag en andere middelen met de bewerker delen microkernel, die de energierendementverhouding kunnen zeer verbeteren, en kan klanten snel ook helpen producten met onderscheiden architectuur voor specifieke gebieden ontwikkelen.

3) De module van de hardwareversnelling voor onderverdelingen

Voor Soc-ontwerpen in bepaalde onderverdelingen, verstrekt Sina Technology ook de verschillende flexibele oplossingen van de hardwareversnelling, zoals de verhogingsmodules van de bewerker fysieke veiligheid, dubbel-kern lockstep, vectormodules, NPU-modules, enz.

3. Welke nieuwe technologieën en toepassingstendensen in Soc ontwerpen gebied de moeite waard zijn bestedend aandacht aan?

Met de komst van de era van 5G en AIoT-, zijn de meer en meer intelligente toepassingsscenario's geboren, en er is ook een tendens van „toepassing en het software-bepaalde ontwerp van spaandersoc“, dat ook nieuwe eisen ten aanzien van snelle productherhaling naar voren brengt. Dit betekent dat Soc behoeften ontwerpen:

●Los effectiever de problemen van specifieke praktische scenario's op

●De snellere snelheid van de marktreactie

●Met van eigenschapdifferentiatie en kosten voordelen

Ik denk het huidige Soc-ontwerp hoofdzakelijk de volgende belangrijkste tendensen heeft:

●DSA (Aan het vakgebied verbonden Architectuur of Aan het vakgebied verbonden Versneller), een co-processorversneller voor specifieke toepassingen

Het doel van DSA is de energierendementverhouding te verbeteren van gegevensverwerking, zodat kan het de differentiatie, de veiligheid, en de opportuniteit van Soc-ontwerp aan de markt beter ontmoeten. Hoe te om dit doel te bereiken? Één van de kernconcepten „specialiseert zich in de technische industrie“. Op het hardwaregebied, wordt de specifieke hardware gebruikt om aan de behoeften van specifieke gebieden te voldoen. Maar dit is verschillend van de algemene ASIC-hardware. DSA moet aan de behoeften van een gebied voldoen en een type van probleem eerder dan één enkel probleem oplossen, zodat kan het een evenwicht van flexibiliteit en specificiteit bereiken. Wat betreft het bewerkergebied, kan DSA worden geïnterpreteerd aangezien de Aan het vakgebied verbonden die Versneller, d.w.z., bij de algemene verwerking wordt gebaseerd, een versneller voor bepaalde gebieden wordt uitgebreid om de efficiency te verbeteren van het oplossen van problemen op dit gebied.

●Het ontwerpplatform van volledig-stapelsoc

Het het ontwerpplatform van volledig-stapelsoc kan de traditionele Soc-ontwerpcyclus en de ontwerpkosten zeer drukken. Het one-stop Soc-platform kan een algemene oplossing voor de software en de hardwareontwerp van Soc, over het algemeen met inbegrip van fundamentele gemeenschappelijke IP, Soc-architectuur, proefprocessen, besturingssysteem, softwarebestuurders, algoritmebibliotheken, ontwikkelingshulpmiddelen en andere die modules verstrekken voor Soc-ontwerp wordt vereist. Momenteel die, heeft de Bijzondere Technologie een volledig-stapelip oplossing gelanceerd op de bewerker van Enkelvoud risc-V voor MCU, AIoT en andere toepassingsgebieden wordt gebaseerd, met inbegrip van een pre-geïntegreerd algemeen Soc-malplaatje (met inbegrip van basisip van het Enkelvoud bibliotheek, verenigde IP interface en busstructuur, enz.), software en hardwarebestuurders, NMSIS-algoritmebibliotheek, volledig overgeplante besturingssysteemvoorbeelden, en eigen IDE/SDK van Corelay en andere ontwikkelomgevingen. Laat klanten aanpassing op bestelling in Soc-ontwerp verzekeren, verspil geen middelen, klanten helpen R&D-investering verminderen, en verbeter de efficiency en de kwaliteit van R&D.

●chiplet nieuwe IP het simultaan overseinen wijze

In de de Wetsera van post-Moore, wordt de spaanderintegratie hoger en hoger, en Soc-het ontwerp wordt meer en meer ingewikkeld. om de volledige het ontwerpcyclus van spaandersoc en de totale ontwikkelingskosten te drukken, Chiplet-is de wijze een populaire tendens geworden. Chiplet is eigenlijk een matrijs met bepaalde functies. Gebaseerd op Chiplet ontbindt het model, eerst de complexe functies die moeten worden uitgevoerd, dan bestaande matrijzen met verschillende procesknopen, verschillende materialen, en verschillende functies ontwikkelen of opnieuw gebruiken, en definitief een volledige spaander vormen door Slokje (Systeem in Pakket) verpakkingstechnologie. Zo is Chiplet het nieuwe IP simultaan overseinen verstrekt in de vorm van spaandermatrijs.

Naast het oplossen van het probleem van verkeerde opstelling van digitale kringen en analogon of interfacekringen op procesknopen, kan Chiplet grotere flexibiliteit in Soc-ontwerp ook verstrekken. Bijvoorbeeld, hebben sommige Soc-ontwerpen verschillende eisen ten aanzien van het aantal interfaces of analoge kanalen in verschillende scenario's. Als zij allen op een matrijs geïntegreerd zijn, hebben zij flexibiliteit niet, en het is moeilijk om optimaal die prestaties, functie en gebied (ook te bereiken als PPA worden bekend). Chiplet lost beter het probleem van flexibiliteit in scenario's door digitaal op en analoog. Natuurlijk, staat chiplet ook voor vele uitdagingen, zoals interfacenormalisatie, en de reusachtige hoeveelheid gegevens tussen interfaces veroorzaakt hoge die machtsconsumptie door interconnectie tussen matrijzen wordt veroorzaakt en sterft. En andere kwesties.

4. Voor welke uitdagingen staat het huidige Soc-ontwerp in termen van prestaties, machtsconsumptie en grootte? Wat is de oplossing?

Met het vertragen van de Wet van Moore, blijven de kosten van geavanceerde technologie (28nm->22nm->14nm->7nm->5nm) toenemen, Soc-kan het ontwerp niet meer slechts hopen dat de procesknoop krimpt om aan de prestaties, functie en gebiedsgroottevereisten te voldoen.

In Soc-ontwerp, zijn de prestaties, de functie en het gebied niet tegelijkertijd vaak tevreden, en wij kunnen slechts proberen om een perfect compromis te bereiken. Bijvoorbeeld, worden low-power technologieën zoals Klokgating, Machtsgating, en Veelvoudige Machtsdomeinen gebruikt zonder prestaties te beïnvloeden, maar de kosten zijn dat het gebied groter zal zijn. Daarom heeft de PPA-compromisstrategie een verenigbare norm, maar geen specifieke die analyse op de daadwerkelijke toepassing wordt gebaseerd.

Daarom denk ik Soc-het ontwerp slechts ontworpen op bestelling kan zijn, en de uitdaging van PPA beter kan worden opgelost wanneer aangewezen. Natuurlijk, wordt dit ontwerp op bestelling hoofdzakelijk weerspiegeld in de IP hierboven vermelde punten van de hergebruikssteun:

●De hoogst configureerbare het simultaan overseinen IP-Verschillende IP parameters kunnen buigzaam volgens PPA-vereisten worden gevormd, zonder gebied en machtsconsumptie onder het gebouw van vergaderingsprestaties te verspillen;

●Het ontwerp van volledig-stapelsoc platform-overeenstemt aan PPA-vereisten, u kan de vereiste IP modules buigzaam selecteren, en een verenigde IP interface gebruiken om de gebied en machtsconsumptie van IP interconnectie te verminderen; verstrek een algemene oplossing voor software en hardware, en verbeter verder software en het Ontwerp van de hardwarecoördinatie, functieafdeling is redelijk, vermindert de ingewikkeldheid van het hardwareontwerp, enz.

5. Wat is het verschil tussen de eisen ten aanzien van Soc-ontwerp in Internet van Dingen en rand gegevensverwerkingsgebieden en mobiele gegevensverwerking/personal computers? Hoe te om de juiste bewerkerkern te kiezen?

Van personal computers aan mobiele gegevensverwerking (mobiele telefoons), wordt het ontwerp van spaandersoc (met inbegrip van bewerkerontwikkeling) hoofdzakelijk gedreven door verzamelaanvragen en zeer belangrijke producten. Momenteel, met 5G, AIoT, rand gegevens verwerkende en andere toepassingsscenario's die, en er zijn geen duidelijke de industrienormen en specificaties bloeien, zijn de toepassingsscenario's meer gediversifieerd, is de vraag meer versplinterd, is de enige productvraag gematigd, en de innovatieherhaling wordt sneller. Er is ook een behoefte aan snellere marktreactie. Daarom is de aanpassing van het ontwerp van spaandersoc een tendens geworden. Als volledige controlehersenen van Soc, is de bewerker, naast de traditionele PPA-hardwareindicatoren, de volledige basisketting en de ecologie van het softwarehulpmiddel, belangrijker voor de flexibiliteit en scalability van de bewerker om differentiatie en diversificatie te ontmoeten. Ontwerp, en de totstandbrenging van technische belemmeringen.

Het WAPEN heeft geen absolute ecologische voordelen op deze nieuwe gebieden. Daarom zal risc-v, dat open is en technische voordelen zoals eenvoud heeft, lage machtsconsumptie, modulariteit, en scalability, op het gebied van AIoT en rand gegevensverwerking en scenario's belovend zijn dat aanpassing vereist.

Naast technische flexibiliteit, kan risc-v significante kostenvoordelen aan AIoT, rand gegevens verwerkende en andere ook brengen gebieden. Het Semicoonderzoek, een internationale die marktanalyseorganisatie, in zijn rapport wordt aangehaald titelde „Marktanalyse risc-v: De nieuwe Markten“ dat men schat dat tegen 2025, de markt een totaal van 62,4 miljard kernen van risc-v cpu zal verbruiken, zullen en China de grootste de Marktruimte van de wereld hebben.