Bericht versturen

Nieuws

November 13, 2020

De Volgende Geavanceerde Pakketten (IC-assemblage)

HOREXS is één van beroemde IC-manfuacturer van substraatpcb in CHINA, bijna van PCB gebruiken voor IC-pakket/testen, IC-assemblage.

De verpakkende huizen zijn voorbereiding hun daarna geavanceerde IC-pakketten, banend de weg naar nieuwe en innovatieve systeem-vlakke spaanderontwerpen.

Deze pakketten omvatten nieuwe versies van 2.5D/3D-technologieën, chiplets, fan-out en zelfs wafeltje-schaal verpakking. Een bepaald pakkettype kan verscheidene variaties omvatten. Bijvoorbeeld, ontwikkelen de verkopers nieuwe fan-out pakketten gebruikend wafeltjes en panelen. Men combineert fan-out met siliciumbruggen.

Het is een het verwarren landschap met een overvloed modewoorden en teveel opties. Niettemin, omhoog ramping sommige nieuwe technologieën, terwijl anderen nog in het laboratorium zijn. Sommigen zullen het nooit uit het laboratorium aan technische en kostenredenen gepast maken.

De geavanceerde verpakking is niet nieuw. Jarenlang, heeft de industrie complexe matrijzen in een pakket geassembleerd. In enkel één voorbeeld, zal een verkoper ASIC en een BORRELstapel in een geavanceerd pakket integreren, dat de geheugenbandbreedte in systemen opvoert. Over het algemeen, niettemin, worden deze en andere geavanceerde pakketten hoofdzakelijk gebruikt voor hoog-Beëindigen, gebied-georiënteerde toepassingen toe te schrijven aan kosten.

Onlangs, niettemin, heeft de industrie geavanceerde verpakking als meer heersende stromingsoptie voor spaanderontwerpen bekeken. Traditioneel, om een ontwerp vooruit te gaan, ontwikkelt de industrie ASIC of een systeem-op-a-spaander (Soc). Voor dit, krimpt u verschillende functies bij elke knoop en pakt hen op een monolithische matrijs in. Maar deze benadering wordt complexer en duur bij elke knoop. Terwijl sommigen deze weg zullen blijven volgen, zoeken velen alternatieven als geavanceerde verpakking.

Wat verschillend is is dat de verkopers nieuwe en meer geschikt pakketten ontwikkelen. In sommige gevallen, bootsen deze geavanceerde pakketten zelfs traditioneel Soc met lagere kosten na. Sommige vraag deze „virtuele SoCs.“

„vele jaren, is de primaire weg van de industrie voor verhoogde functionaliteit en prestaties knoop schrapen gebaseerd op Soc-integratie,“ bovengenoemde Eelco Bergman, hogere directeur van verkoop en bedrijfsontwikkeling bij ASE geweest. „Nu, met de industrie die zich voorbij 16nm/14nm bewegen, beginnen wij om meer rente in matrijzendesagregatie te zien, of het om opbrengst en kostenredenen, functionele optimaliseringsredenen, of IP hergebruiksredenen is. IC-het verdelen voorziet de behoefte aan heterogeene integratie van brandstof. Nochtans, eerder dan deze integratie die op het Soc-niveau plaatsvinden, wordt het nu gedreven door verpakkingstechnologie en zijn capaciteit om virtuele SoCs uit ongelijksoortige stukken van silicium te creëren.“

Ondertussen, bij de recente Elektronische Componenten van IEEE en de Technologieconferentie (ECTC), evenals andere gebeurtenissen, verpakkende huizen, R&D stelden organisaties en de universiteiten voor zwenken van documenten, op voorwaarde dat piek heimelijk neem van wat in geavanceerde verpakking volgende is. Zij omvatten:

SPIL, een deel van ASE, beschreef een fan-out technologie gebruikend siliciumbruggen. Fan-out wordt gebruikt om matrijzen in een pakket te integreren, en de bruggen verstrekken de verbindingen van één matrijs aan een andere.

TSMC onthulde meer details over zijn 3D integratietechnologie. Één versie doorweeft geheugen en logica in een tiered 3D architectuur voor in-geheugen gegevensverwerkingstoepassingen.

GlobalFoundries legde een document op 3D verpakkings gebruikende nieuwe technieken plakkend voor. Andere gieterijen werken aan het, ook.

De voorgelegde documenten van MIT en van TSMC bij de wafeltje-schaal verpakking.

Over het algemeen, zijn dit traditionelere pakkettypes. Veel van deze laten zogenaamde chiplets toe. Chiplets is geen verpakkend type, per se. In plaats daarvan, maken zij deel uit van een multi-tegelarchitectuur. Met chiplets, kan een chipmaker een menu van modulaire matrijzen, of chiplets, in een bibliotheek hebben. De klanten kunnen mengeling-en-gelijke chiplets en hen verbinden gebruikend een matrijs-aan-matrijs onderling verbinden regeling. Chiplets kon in een bestaand pakkettype of een nieuwe architectuur verblijven.

Het maken ventilator-outs-waait

IC-de verpakking is een belangrijk stuk van het halfgeleiderproces. Fundamenteel, na een chipmakerprocessen is een wafeltje in een fab, de matrijzen op het wafeltje gedobbeld en geïntegreerd in een pakket. Een pakket kapselt de spaander in, verhinderend het worden beschadigd. Het verstrekt ook elektroverbindingen van het apparaat aan de raad.

Er is een overvloed pakkettypes in de markt en elke wordt aangepast voor een specifieke toepassing. Één manier om de verpakkingsmarkt te segmenteren is door interconnect type, dat wirebond omvat, tik-spaander, wafeltje-niveau verpakking (WLP) en door-siliciumvias (TSVs). Verbindt worden gebruikt onderling om één matrijs met een andere te verbinden. TSVs heeft de hoogste die I/O tellingen, door WLP, tik-spaander worden gevolgd en wirebond.

laatste bedrijfsnieuws over De Volgende Geavanceerde Pakketten (IC-assemblage)  0

Fig. 1: Pakkettechnologie versus toepassing. Bron: ASE

Sommige 75% aan 80% van de pakketten van vandaag zijn gebaseerd bij draad het plakken, die een oudere technologie, volgens TechSearch is. Ontwikkeld in de jaren '50, stikt een draad bonder één spaander aan een ander spaander of substraat gebruikend uiterst kleine draden. Draad het plakken wordt gebruikt voor goedkope erfenispakketten, het mid-range pakketten en geheugenmatrijs stapelen.

De tik-spaander is een andere populaire die interconnect voor een aantal pakkettypes wordt gebruikt. In tik-spaander, wordt een overzees van uiterst kleine koperbuilen gevormd bovenop een spaander gebruikend divers materiaal. Het apparaat wordt weggeknipt en op een afzonderlijke matrijs of een raad weggeknipt. De builen landen op koperstootkussens, vormt een elektroverbinding.

WLP, ondertussen, verpakt de matrijzen terwijl in een wafeltje-als formaat. De twee belangrijke types van WLP-pakketten zijn spaander-schaal pakketten (CSP) en fan-out. CSP is soms genoemd geworden fan-in.

Fan-in en fan-out de pakketten worden gebruikt in toepassingen van de consument, de industriële en mobiele. Fan-out wordt beschouwd als een geavanceerd pakket. In één voorbeeld van fan-out, wordt een BORRELmatrijs gestapeld bovenop een logicaspaander in het pakket.

De „geavanceerde verpakking is een brede reeks van technologieën die ons toelaat om het pakket,“ bovengenoemd Cliff McCold, een wetenschappelijk onderzoeker in Veeco, in een presentatie bij ECTC te krimpen. „(Wafeltje-Vlakke verpakking) laat ons toe om kleinere tweedimensionale verbindingen te maken die de output van de siliciummatrijs aan een groter gebied opnieuw verdelen, toelatend hogere I/O dichtheid, hogere bandbreedte en hogere prestaties voor moderne apparaten. Een nadeel van wafeltje-vlakke verpakking is dat het duurder is dan draad plakkend. Maar belangrijk, laat het kleinere pakketten en kleinere apparaten toe die voor moderne mobiele apparaten zoals smartphones.“ kritiek zijn

Over het algemeen, in de fan-out stroom, wordt een wafeltje verwerkt in een fab. De spaanders op het wafeltje zijn gedobbeld en geplaatst in een wafeltje-als structuur, die met een epoxyvormsamenstelling wordt gevuld. Dit wordt genoemd een opnieuw samengesteld wafeltje.

Dan, gebruikend lithografie en ander materiaal, worden de herdistributielagen (RDLs) gevormd binnen de samenstelling. RDLs is de de de verbindingslijnen of sporen van het kopermetaal die elektrisch één deel van het pakket met een andere verbinden. RDLs wordt gemeten door lijn en ruimte, die naar de breedte en de hoogte van een metaalspoor verwijzen.

Er zijn verscheidene uitdagingen met fan-out. Tijdens de stroom, is de wafeltje-als structuur naar voren gebogen aan warpage. Dan, wanneer de matrijzen in de samenstelling worden ingebed, neigen zij zich te bewegen, veroorzakend een ongewenst effect genoemd matrijzenverschuiving. Dit beïnvloedt de opbrengst.

Bij ECTC, op Innovatie legde een document op een technologie voor die matrijzenverschuiving kon verlichten. Op beschreef een plaats-door-plaats vergroting en van de thetacorrectie methode door de positie van de dradenkruisklem in lithografiestepper aan te passen. Potentieel, kon de technologie vergrotingsfouten tot +/- 400ppm, en thetafouten tot verbeteren +/- 1.65mrad.

Er zijn andere kwesties. De fijnere lijnen en de ruimten van RDL verminderen CDs voor de interconnecties of vias in de lagen. Zo in de stroom, moet een lithografiehulpmiddel kleinere vias vormen, wat van sommige CD uitdagingen blijk geeft.

Om deze kwesties te behandelen, legden Veeco en Imec een document bij ECTC over het ontspannen van CDs van vias en het creëren van verlengde vias voor. „Deze ontwerpverandering verbetert beduidend de intensiteitsdistributie bij het wafeltje luchtbeeld voor via, dat het efficiënte procesvenster verhoogt,“ bovengenoemde McCold van Veeco.

Voor dit, gebruikten de onderzoekers stepper van Veeco met een lens ondersteunend 0,16 tot 0,22 numerieke openingen (NAs). De i-lijn, de GH-lijn of de de GHI-lijn van systeemsteunen golflengten. Voor deze studie, onderzoekers gebruikte I-lijn (365nm) en 0,22 Na.

Meer ventilator-outs-waaien

Niettemin, bereikt fan-out stoom. Amkor, ASE, JCET, Nepes en TSMC verkopen fan-out pakketten. Er zijn verschillende versies van fan-out. Maar in alle gevallen dat, elimineert fan-out de behoefte aan een interposer in 2.5D/3D-technologieën wordt gebruikt. Dientengevolge, is fan-out vermoedelijk minder duur.

Fan-out is verdeeld in twee kamp-norm dichtheid en hoog - dichtheid. Gericht voor celtelefoons en andere producten, standaard-dichtheids neemt fan-out minder dan 500 I/Os op. High-density fan-out heeft meer dan 500 I/Os.

De originele fan-out technologie wordt genoemd ingebedde wafeltje-vlakke bal-net serie (eWLB). ASE, JCET en anderen verkopen standaard-dichtheids eWLB pakketten, hoewel deze markt enigszins statisch is.

In een document bij ECTC, ademen JCET en MediaTek het nieuwe leven in eWLB door details over een technologie voor te stellen genoemd FOMIP (Fan-out de Innovatiepakket van MediaTek). Fundamenteel, schijnt FOMIP een fijner hoogte eWLB pakket op een substraat te zijn. Eerste FOMIP verscheen in 2018, hoewel het werk aan de gang is om een volgende-generatieversie te ontwikkelen.

De technologie volgt een traditionele fan-out stroom, die als spaander-eerste proces wordt bedoeld. Ook gebruikend een tik-spaander proces, bestaat FOMIP uit een 60μm hoogte van het matrijzenstootkussen en 1 RDL-laag met 5μm lijnen en 5μm ruimten.

„Men gelooft dat FOMIP-de technologie verder op een veel fijner ontwerp van het matrijzenstootkussen met een geavanceerde siliciumknoop, zoals een 40μm hoogte van het matrijzenstootkussen met 2μm/2μm LW/LS ontwerp kan worden toegepast,“ bovengenoemd Ming-Che Hsieh, een toepassingsingenieur bij JCET, in een presentatie bij ECTC. Anderen bijgedragen tot het werk.

Ondertussen, blijven de verkopers nieuwe high-density fan-out pakketten ontwikkelen. Bij ECTC, bijvoorbeeld, beschreef ASE meer details over een spaander-laatste versie van zijn hybride fan-out pakket. Dit pakket, genoemd Ventilator breekt uit op Substraat (FoCoS) af, kan 8 complexe matrijzen met een I/O telling van aanpassen <4>

ASE-aanbiedingen FoCoS in een traditioneel spaander-eerste proces. In een spaander-laatste stroom, wordt RDLs eerst ontwikkeld, gevolgd door de andere processtappen. Zowel spaander-eerst en spaander-duur zijn haalbaar en gebruikt voor verschillende apps. „Fan-out brengen de spaander-laatste verhogingen, en staat de vervaardiging van fijn-lijn RDLs toe; daarom kan het meer I/O voor high-end toepassingen gebruiken,“ bovengenoemd Paul Yang, dat in het R&D-centrum bij ASE, in een document werkt. Anderen bijgedragen tot het werk.

ASE beschreef ook enkele productiekwesties met spaander-laatste fan-out en hoe te om hen te richten. Zoals verklaard, is wafeltjewarpage problematisch en beïnvloedt opbrengst. In sommige gevallen, zijn de dikte en de coëfficiënt van thermische uitbreiding (CTE) van de glasdrager onder de kwesties die warpage veroorzaken.

Om een inzicht in wafeltjewarpage te bereiken, gebruikte ASE een metrologietechnologie met driedimensionele eindige elementenanalyse. ASE gebruikte digitale afbeeldingcorrelatie (DIC), die een niet-contact het meten techniek die veelvoudige camera's gebruikt. DIC evalueert verplaatsing en spanning op oppervlakten en brengt de coördinaten in kaart. Gebruikend simulaties en DIC, kan ASE de optimale waaier van de dikte van de glasdrager en CTE vinden om warpage te verbeteren.

Ondertussen, bij ECTC, legde SPIL, een deel van ASE, een document op Fan-Out Ingebedde Brug (FOEB) technologie voor voor chiplets. Gebruikt voor multi-spaanderpakketten, is FOEB minder duur dan 2.5D. „FOEB is een geïntegreerd chipletpakket dat heterogeene matrijzen, zoals GPUs en HBMs, of homogene geïntegreerde apparaten,“ bovengenoemd C. Key Chung, een onderzoeker van SPIL, in een presentatie bij ECTC kon integreren.

Een brug is een uiterst klein stuk van silicium dat één matrijs met een andere in een pakket verbindt. Het opmerkelijkste voorbeeld is hier Intel, wat een geroepen Ingebedde multi-Matrijs van de siliciumbrug technologie onderling verbindt Brug (EMIB) heeft ontwikkeld.

In tegenstelling tot EMIB, die een matrijs-aan-matrijs verbinding is, worden de bruggen van SPIL ingebed in de RDL-lagen om matrijzen te verbinden. Hoe dan ook, worden de bruggen geplaatst als alternatief voor 2.5D-pakketten gebruikend interposers.

SPIL heeft een testvoertuig voor FEOB ontwikkeld. Het voertuig integreert een ASIC-matrijs en 4 matrijzen hoge van het bandbreedtegeheugen (HBM). ASIC is in het midden van het pakket met twee HBMs aan elke kant.

Vier bruggen worden ingebed in de RDL-lagen. In totaal, zijn er drie RDL-lagen. Twee zijn 10μm/10μm voor macht en grond, terwijl men 2μm/2μm voor de signaallaag is. „Dit chipletpakket laat dichtbij monolithische kort-bereikverbindingen toe tussen matrijzen. FOEB kan veelvoudige RDL-lagen en siliciumbruggen hebben die veel fijnere lijn/ruimte voor interconnecties hebben,“ bovengenoemd Chung.

Fan-out beweegt zich in andere richtingen. In een document bij ECTC, beschreef Amkor een nieuw RDL-Eerste fan-out proces met spaander-aan-wafeltje het plakken. Dan, in een ander document, beschreef A*STAR een fan-out antenne-in-pakket voor 5G.

Het bewegen zich van 2.5D aan 3D

Bij high-end, gebruikt de industrie traditioneel 2.5D. In 2.5D, worden de matrijzen gestapeld bovenop een interposer, die TSVs opneemt. Interposer doet dienst als brug tussen de spaanders en een raad, die meer I/Os en bandbreedte verstrekt.

In één voorbeeld, kon een verkoper FPGA of ASIC met HBM opnemen. In HBM, worden de BORRELmatrijzen gestapeld bovenop elkaar. Bijvoorbeeld, de technologiestapels acht 10nm-klasse 16 van HBM2E van Samsung sterft recentste gigabitborrel op elkaar. De matrijzen worden verbonden gebruikend 40.000 TSVs, toelatend de snelheden van de gegevensoverdracht van 3.2Gbps.

2.5D brengt dichter de logica aan het geheugen, toelatend meer bandbreedte in systemen. „Traditioneel, is de rente (voor interposers) in high-end grafiek,“ bovengenoemd Walter Ng, ondervoorzitter van bedrijfsontwikkeling bij UMC geweest. „Nu, zien wij meer rente in de oplossingen van de prestatiesonderneming. Wij zien ook rente in niet-traditionele gebieden.“

Maar 2.5D is duur en verbannen aan high-end toepassingen, zoals AI, voorzien van een netwerk en servers. Zo zoekt de industrie oplossingen voorbij 2.5D. High-density fan-out is één optie. Dit heeft minder I/Os dan 2.5D, hoewel het het hiaat sluit.

3D-ICs stel een andere optie voor. 3d-IC impliceert een multi-matrijzenarchitectuur gebruikend actieve interposers en/of TSVs. Het idee is logica op geheugen of logica op logica in een 3D pakket te stapelen. GlobalFoundries, Intel, Samsung, TSMC en UMC ontwikkelen diverse vormen van 3D technologieën.

3D architectuur kan met chiplets worden geïntegreerd. Dit is waar u mengeling-en-gelijkematrijzen of chiplets met verschillende procesknopen in een pakket. „Wij zijn enkel in de vroege stadia van de chipletbenadering,“ bovengenoemde Ramune Nagisetty, directeur van proces en productintegratie in Intel. „In de komende jaren, zullen wij het ons in 2.5D en 3D soorten implementaties zien uitbreiden. Wij zullen het ons in logica en geheugen het stapelen en logica en logica het stapelen zien uitbreiden.“

Vandaag, ontwikkelt de industrie zich of het verschepen 2.5D/3D pakketten bestaand gebruiken verbindt regelingen onderling. De matrijzen worden gestapeld en gebruikend een interconnect technologie genoemd koper microbumps en pijlers verbonden. De builen en de pijlers verstrekken kleine, snelle elektroverbindingen tussen verschillende apparaten.

Het meest geavanceerd microbumps/de pijlers zijn uiterst kleine structuren met een 40μm hoogte. Gebruikend bestaand materiaal, kan de industrie de builhoogte bij of dichtbij 20μm misschien schrapen. Dan, heeft de industrie een nieuwe techniek nodig, namelijk koper het hybride plakken.

Bij koper het hybride plakken, worden de spaanders of de wafeltjes geplakt gebruikend een diëlektrisch-aan-diëlektrische die band, door een metal-to-metal verbinding wordt gevolgd. Dit is een opwindend proces. De tekorten zijn onder de grootste kwesties.

TSMC, ondertussen, werkt aan een technologie genoemd Systeem op Geïntegreerde Spaander (SoIC). Gebruikend het hybride plakken, laat de technologie van SoIC van TSMC toeals architectuur. Een „SoIC geïntegreerde spaander kijkt niet alleen als (Soc), maar het gedraagt zich als Soc in elk aspect in termen van elektro en mechanische integriteit,“ bovengenoemd C.H. Tung, een onderzoeker van TSMC.

Bij ECTC, legde TSMC een document op een ultrahoge dichtheidsversie van voor SoIC. Deze versie laat het 3D multi-tier spaander stapelen toe, creërend wat TSMC onderdompeling-in-Geheugen Gegevensverwerking (ImMC) roept. In één voorbeeld van ImMC, kon een apparaat drie rijen hebben. Elke rij heeft logica en geheugenmatrijzen. De rijen worden verbonden gebruikend het hybride plakken.

Ondertussen, werkt GlobalFoundries ook bij het hybride wafeltje plakken, toelatend fijn-hoogte 3D architectuur. Het heeft de matrijs van aangezicht tot aangezicht stapelend met 5.xn aangetoond--76m-yyc-hoogten. De „toekomstige stapels zullen fijnere hoogten bij minder dan 2μm en verschillende eindoppervlakteontwerpen,“ bovengenoemd Daniel Fisher, belangrijkste verpakkende ingenieur in GlobalFoundries waarnemen.

Niet is alle actie in het hybride plakken. Bij ECTC, beschreef de Brouwer Science een permanent materiaal plakkend met lage vochtigheidsabsorptie en hoge thermische stabiliteit. De materialen worden gebruikt voor geavanceerde wafeltjetoepassingen plakkend.

„In het huidige werk, wordt een nieuw permanent zelfklevend materiaal plakkend geïntroduceerd voor MEMS, 3D geïntegreerde schakeling en wafeltje-niveau verpakkingstoepassingen,“ bovengenoemde Xiao Liu, een hogere onderzoekchemicus bij Brouwer Science, in een presentatie.

In Brewer stroom plakkend, is een materiaal rotatie-met een laag bedekt op een wafeltje. Het wafeltje wordt gebakken. Een afzonderlijk dragerwafeltje wordt geplaatst op het wafeltje en bij lage temperaturen genezen. De twee wafeltjes worden dan geplakt.

Verpakkend

Ondertussen, AI maakte het opstarten Cerebras onlangs krantekoppen toen het een technologie gebruikend wafeltje-schaal integratie introduceerde. Het is een wafeltje-vlak apparaat met meer dan transistors 1,2 triljoen.

Bij ECTC die, toonde TSMC een van de wafeltje-schaal pakket systeemintegratie op zijn fan-out technologie, genoemd wordt gebaseerd aan Informatie. De technologie wordt genoemd InFO_SoW (systeem-op-Wafeltje). „InFO_SoW elimineert het gebruik van een substraat en een PCB door als drager te dienen zelf,“ bovengenoemde shu-Rong Chun, de hoofdauteur in een document van TSMC.

MIT, ondertussen, beschreef 200mm wafeltje-schaal supergeleidende multi-spaandermodules (s-MCM). Dit wordt gebruikt voor het onderling verbinden van veelvoudige actieve supergeleidende spaanders voor systemen van de volgende-generatie de cryogene verwerking.

Conclusie

Niet zullen alle oplossingen wafeltje-schaal verpakking vereisen. Maar duidelijk, beginnen de klanten een hardere blik bij geavanceerde verpakking te nemen.

Er zijn meer innovaties dan ooit in verpakking. De uitdaging is het juiste pakket op het beste prijspunt te vinden. Één van de beste voordelen van IC-substraatproductie is de prijs, Welkom contact Horexs voor IC-de raadsvervaardiging van substraatpcb. (het artikel is van Internet)

Contactgegevens