Nieuws

De lezers vertrouwd met TSMC zouden moeten weten dat de gieterijreus zijn 2.5D en 3D verpakkende producten onder één merk - „3D Stof“ heeft gecombineerd. Zoals zij denken, zullen de toekomstige klanten beide opties nastreven om dichte, heterogeene integratie van systeem-niveau functie-voor voorbeeld te verstrekken, de „front-end“ 3D verticale assemblage combineerde met „achterste deel“ 2.5D integratie.

Technisch, is de 2.5D-integratie van Soc met een „3D“ hoge stapel van HBM van het bandbreedtegeheugen reeds een gecombineerd product. Zoals hierboven getoond, voorziet TSMC een rijkere combinatie topologieën in de toekomst, die 3D SoIC combineren met 2.5D CoWoS/Informatie als deel van een zeer complex heterogeen systeemontwerp.
Zoals met de demonstraties van de procestechnologie op de workshop, is de update van de verpakkingstechnologie zeer eenvoudig - het toont het succes van zijn wegenkaart en moet slechts worden voortgezet om uit te voeren, zijn er verscheidene specifieke gebieden die nieuwe richtingen vertegenwoordigen die wij hieronder zal benadrukken.
Van bijzondere nota is de investering van TSMC in een geavanceerde faciliteit van de systemenintegratie die 3D Stoffenproducten zal steunen, die volledige assemblage en test productiemogelijkheden verstrekken. Volgens TSMC, zou de eerste volledig geautomatiseerde 3D Stof geavanceerde verpakkende fabriek van de wereld in Zhunan moeten productie in de tweede helft van dit jaar beginnen.
Waarom Nadruk bij de Geavanceerde Verpakking
Bij het verenigbare begrip van iedereen, is TSMC eigenlijk bezig geweest met de gieterijzaken. Maar het ingaan van de nieuwe eeuw, of het TSMC, Samsung of zelfs Intel is, alle neemt geavanceerde verpakking als belangrijk aandachtspunt van het werk van het bedrijf. in de resultaten.
Zoals gerapporteerd door semiwiki, is de Wet van Moore niet meer rendabel voor veel andere toepassingen, vooral voor het integreren van heterogeene functies, zoals multi-Spaandermodules (MCM) en Systeem in Pakketslokje technologie, van enz. de „Moore is dan Moore“ als alternatief aan het integreren van heel wat logica en geheugen, analogon, MEMS, enz. in een (subsysteem) oplossing te voorschijn gekomen. Nochtans, zijn deze methodes nog zeer cliënt-specifiek en vergen een significante hoeveelheid ontwikkelingstijd en kosten.
Bekijkend de geschiedenis van spaanderontwikkeling, in feite, heeft het concept geavanceerde verpakking voor decennia bestaan. Het compromitteren door verschillende en geavanceerde spaanders in een pakket te assembleren is één manier om spaanderontwerp vooruit te gaan. Vandaag, wordt dit concept soms bedoeld als heterogeene integratie. Niettemin, wegens kostenredenen, wordt de geavanceerde verpakking hoofdzakelijk gebruikt in high-end, gebied-georiënteerde toepassingen.
Maar dat kan spoedig veranderen. Omdat IC-het schrapen de traditionele manier is om ontwerpen vooruit te gaan, krimpt het de verschillende spaanderfuncties bij elke knoop en pakt hen op een monolithische spaander in. Nochtans, IC-is schrapen te duur voor velen geworden, en de voordelen per knoop verminderen.
Terwijl het schrapen een optie voor nieuwe ontwerpen blijft, zoekt de industrie alternatieven, met inbegrip van geavanceerde verpakking. Wat is veranderd is dat de industrie nieuwe geavanceerde verpakkende types ontwikkelt of bestaande technologieën uitbreidt.
De motivatie achter geavanceerde verpakking blijft hetzelfde. Eerder dan om alle spaanderfuncties op dezelfde spaander vol te stoppen, splits hen uit en integreer hen in één enkel pakket. Dit wordt gezegd om kosten te drukken en betere opbrengsten te verstrekken. Een ander doel is de spaanders dicht bij elkaar te houden. Vele geavanceerde pakken brengen geheugen die aan de bewerker, snellere toegang tot gegevens met lagere latentie dichter verlenen.
Het klinkt eenvoudig, maar hier is een paar uitdagingen. Ook, is er no one pakkettype dat aan alle behoeften voldoet. In werkelijkheid, zien de spaanderklanten een grote verscheidenheid van opties onder ogen. Onder hen: Fan-Out (geïntegreerde matrijs en componenten in wafeltje-vlakke die verpakking), 2.5D/3D (spaanders zij aan zij of bovenop elkaar in een pakket worden geplaatst) en 3d-IC: (stapelend geheugen bovenop geheugen, stapelend op logica of logisch gezien stapelend logica) wordt drie gemeenschappelijke keuzen.
Bovendien streeft de industrie ook een concept genoemd na Chiplets, die 2.5D/3D-technologie steunt. Het idee is dat u een keus van modulaire spaanders of chiplets in de bibliotheek hebt. Zij zijn dan geïntegreerd in een pakket en verbonden gebruikend een matrijs-aan-matrijs verbind regeling onderling.
Voor de TSMC-kant, om marktvraag naar nieuwe multi-spaander te ontmoeten IC die oplossingen verpakken, werken zij ook met hun OIP-partners om geavanceerde IC-verpakkingstechnologieën te ontwikkelen om economische oplossingen voor integratie voorbij de Wet van Moore te verstrekken.
In 2012, introduceerde TSMC, samen met Xilinx, tegelijkertijd grootste FPGA, bestaand uit vier identieke 28 spaanders van NM FPGA zij aan zij opgezet op een silicium interposer. Zij ontwikkelden ook door-siliciumvias (TSVs), microbumps, en re-distributie-lagen (RDLs) om deze bouwstenen onderling te verbinden. Gebaseerd bij de zijn bouw, noemde TSMC de verpakkingsoplossing van geïntegreerde schakelingen CoWoS (spaander-op-wafeltje-op-Substraat). Op blok-gebaseerd dit en de EDA-Toegelaten verpakkingstechnologie is de de facto de industrienorm voor krachtige en high-power ontwerpen geworden.
TSMC aangekondigde (Geïntegreerde FanOut technologie) informatietechnologie in 2017. Het gebruikt polyamidefilm om het silicium interposer in CoWoS te vervangen, daardoor drukkend eenheidskosten en pakkethoogte, beide belangrijke criteria voor het succes van mobiele toepassingen. TSMC heeft talrijke Informatieontwerpen voor smartphones verscheept.
TSMC geïntroduceerde systeem-op-a-spaander (SoIC) technologie in 2019. Met front-end (fab) materiaal, kan TSMC zeer precies worden gericht en toen compressie-band ontwerpen gebruikend vele smalle stootkussens van het hoogtekoper om vormfactor verder te minimaliseren, capacitieve weerstand en macht onderling verbinden.
Deze twee technologieën hebben geleidelijk aan in 3D Stof van vandaag geëvolueerd.
Recentste Updates voor 2022
Zoals hierboven getoond, volgens het plan van TSMC, hebben hun verpakkingstechnologieën nu 2.5D en 3D. Neem een blik bij hun 2.5D. Volgens rapporten, heeft TSMC nu twee soorten 2.5D-verpakkingstechnologieën - „spaander-op-wafeltje-op-substraat“ (CoWoS: spaander-op-wafeltje-op-substraat) en „geïntegreerde fanout“ (Informatie: geïntegreerde fanout). (Merk op dat in het beeld hierboven, sommige Informatieproducten als „tweede“ door TSMC. worden vertegenwoordigd)
Een zeer belangrijke beweging voor beide technologieën is de voortdurende uitbreiding van de maximumpakketgrootte om meer matrijzen (en HBM-stapels) te integreren. Bijvoorbeeld, vereist het vervaardigen van een interconnect laag op een silicium interposer (coWoS-S) „het stikken“ veelvoudige lithografisch het blootstelling-doel de interposergrootte met een veelvoud van de maximumdradenkruisgrootte moet verhogen.
Het bekijken eerst in CoWoS, TSMC CoWoS is uitgebreid om drie verschillende interposertechnologieën („wafeltjes“ in CoWoS), volgens rapporten aan te bieden:
1. CoWoS-s: Volgens TSMC, op deze verpakkingswijze, wordt een silicium interposer gebruikt, gebaseerd bij de bestaande van de siliciumlithografie en herdistributie laagverwerking
▪️ de begonnen massaproduktie sinds 2012, is tot dusver meer dan 100 producten geleverd aan meer dan 20 klanten
▪️ Interposer integreert ingebedde „geul“ condensatoren
▪maximum het dradenkruisgrootte van ️ 3x in ontwikkeling – de steunen ontwerpen configuraties met 2 grote 8 HBM3-van het geheugen stapels van SoCs en, en eDTC1100 (1100nF/mm ** 2)
2. CoWoS-r: Op deze verpakkingswijze, wordt een organische interposer gebruikt om kosten te drukken
▪️ tot 6 verbind herdistributielagen, 2um/2um L/S onderling
▪het maskergrootte van ️ 4x, steunen één Soc en 2 HBM2-stapels in 55mmX55mm pakket; 2.1X de maskergrootte is in ontwikkeling, 2 SoCs en 2HBM2 in 85mmX85mm pakket
3. CoWoS-l: Gebruikt klein die silicium „bruggen“ in organische interposers worden opgenomen want high-density tussen aangrenzende matrijzenranden onderling verbindt (de hoogte van 0.4um/0.4um L/S)
▪de het dradenkruisgrootte van ️ 2X steunt 2 SoCs 2023 met 6 HBM2-stapels);
▪het dradenkruisgrootte van ️ 4X in ontwikkeling om 12 HBM3-stapels (2024) te steunen
TSMC benadrukte dat zij met de HBM-normengroep aan de fysieke die configuratie werken voor HBM3 wordt vereist onderling verbinden voor CoWoS-implementatie. (Voor stapeldefinities, schijnt de HBM3-norm om het volgende geïdentificeerd: 4GB capaciteit (4 8Gb-matrijzen) aan 64GB (16 32Gb-matrijzen); 1024 beetje signalerende interface; tot 819GBps-bandbreedte.) Deze aanstaande CoWoS-configuraties hebben Veelvoudige HBM3-stapels zullen verstrekken reusachtige geheugencapaciteit en bandbreedte.
Bovendien, in afwachting van hogere machtsconsumptie in aanstaande CoWoS-ontwerpen, TSMC geschikte het koelen oplossingen, met inbegrip van beter thermisch interfacemateriaal (TIM) tussen spaander en pakket, en overgang van luchtkoeling onderzoekt aan onderdompeling het koelen.
Na het introduceren van CoWoS, bekijken zijn informatiepakket technologie.
Men begrijpt dat deze verpakkende techniek de matrijs in een epoxy „wafeltje“ na nauwkeurig (gezicht-versla) richtlijn op een tijdelijke drager inkapselt. Een herdistributie verbindt laag onderling wordt toegevoegd aan de opnieuw opgebouwde wafeltjeoppervlakte. De pakketbuilen worden dan verbonden rechtstreeks met de herdistributielaag.
Volgens TSMC, heeft het pakket van het bedrijf verscheidene topologieën van InFO_PoP, InFO_oS en InFO_B.
Zoals aangetoond in de figuur hieronder, vertegenwoordigt InFO_PoP pakket-op-pakket configuratie, die zich op de integratie van het BORRELpakket een concentreren met de onderliggende logicaspaander. De builen op de hoogste matrijs van de BORREL gebruiken Informatievias (TIVs) om de herdistributielaag te bereiken.

TSMC zei dat InFO_PoP hoofdzakelijk voor mobiele platforms wordt gebruikt, en sinds het gesprek in 2016, heeft de verzending van spaanders in dit pakket 1,2 miljard overschreden. Volgens TSMC, op de huidige InFO_PoP-wijze, is zijn BORRELpakket een douaneontwerp, zodat kan het slechts in TSMC worden vervaardigd. Daartoe, ontwikkelt TSMC een alternatieve InFO_B-topologie die een bestaand de BORRELpakket (van LPDDR) op bovenkant toevoegt en externe contractfabrikanten toestaat om assemblage te verstrekken.
InFO_oS (op-substraat) kan veelvoudige matrijzen inkapselen, en de herdistributielaag en zijn microbumps worden verbonden met het substraat door TSVs.
Dit is een technologie die in productie meer dan 5 jaar is geweest en geconcentreerd op HPC-klanten. Van de technische details, heeft het pakket 5 RDL-lagen op het substraat met 2um/2um L/S. Dit staat het substraat toe om een grotere pakketgrootte, momenteel 110mm X 110mm te bereiken. Volgens TSMC, zal het bedrijf van plan zijn om een grotere grootte in de toekomst te verstrekken - de builhoogte van 130um C4
Zoals voor InFO_M, is het een vervanging voor InFO_oS met veelvoudige pakketmatrijzen en herdistributielagen zonder extra geschikt substraat + TSV (van < 500mm=""> na het introduceren van 2.5D die van TSMC, gaan wij hun 3D verpakkende wereld in verpakken. Onder hen is 3D pakket-op-pakket een technologie genoemd die informatie-3D, die microbumped spaanders gebruikt verticaal met herdistributielagen en TIVs worden geïntegreerd, met een nadruk op mobiele platforms.

Zoals getoond, heeft TSMC ook een meer gevorderde familie van verticaal-matrijs-gestapelde die 3D topologiepakketten als „systemen op geïntegreerde spaanders“ (SoICs) worden bekend. Het gebruikt het directe koper plakken tussen de matrijzen om een zeer goede hoogte te verkrijgen.
Volgens TSMC, heeft het bedrijf twee SoIC-producten - „wafeltje-op-wafeltje“ (WAUW) en „spaander-op-wafeltje“ (KOE). De topologie integreert WAUW een complexe Soc-matrijs op het wafeltje, die een structuur diepe van de geulcondensator (DTC) verstrekken voor het optimale loskoppelen. Een meer algemene KOEtopologie stapelt veelvoudige Soc-matrijzen.
De procestechnologieën geschikt voor SoIC-assemblage worden getoond in de hieronder lijst.

Volgens TSMC, omvat de het ontwerpsteun van 3DFabric van het bedrijf ook 3Dblox. Zoals aangetoond in de hogere juiste hoek van het 3D Stoffenbeeld hierboven, voorziet TSMC een complexe systeem-in-pakket ontwerpimplementatie combinerend 3D technologie van SoIC en 2.5D-.

Zoals hierboven vermeld, is deze ontwerpstroom zeer complex en vereist geavanceerde thermische, timings en SI/PI-analysestromen (die modelgegevensvolumes) kunnen ook behandelen. Om de ontwikkeling hiervan te steunen heeft de systeem-vlakke ontwerpen, TSMC met EDA-leveranciers op drie belangrijke initiatieven van de ontwerpstroom samengewerkt:
Eerste hiervan omvat het gebruik van grofkorrelig plus methodes met fijne korrels voor betere thermische analyse.

Ten tweede, werken TSMC en EDA-de reuzen ook bij de hiërarchische statische timingsanalyse samen. Laat één enkele matrijs door een abstract model worden vertegenwoordigd om de ingewikkeldheid van multi-multi-cornegegevensanalyse te verminderen.

Tot slot werkten TSMC en de EDA-reus ook met het front-end dwaze meisje van de ontwerpverdeling samen. 2 helpen de front-end ontwerpafdeling van complexe systemen versnellen, heeft TSMC ook een programma genoemd „3Dblox.“ ten uitvoer gelegd

Volgens TSMC, is het doel van het plan van het bedrijf het volledige fysieke verpakkende systeem op te splitsen in modulaire componenten en dan hen te integreren. Zoals getoond, zijn de modulecategorieën van het programma: builen/banden, vias, kappen, interposers en matrijs.
Met dit programma, zullen deze modules in om het even welke het informatiepakket van SoIC worden geïntegreerd, van CoWoS of technologie.
Van bijzondere nota is dat TSMC bij het toelaten van 3D Stoffenontwerpen om een verscheidenheid van EDA-hulpmiddelen te gebruiken - d.w.z. werkt, gebruikend één EDA-verkopershulpmiddel om het fysieke ontwerp te voltooien en (potentieel) gebruikend een verschillend EDA-verkopersproduct om Timingsanalyse, Signaalintegriteit/van de Machtsintegriteit Analyse, Thermische Analyse te steunen.
3Dblox schijnt om het concept „verwijzingsstromen“ genomen te hebben voor SoCs op het volgende niveau, met TSMC drijvend interoperabiliteit tussen EDA-de modellen van verkopersgegevens en formaten. 3Dblox's het algemene stroomvermogen zal in Q3 2022 beschikbaar zijn. (Inleidend stap-die is, het automatische verpletteren van herdistributiesignalen op informatie-Wil is de eerste eigenschap dat moet worden vrijgegeven.)
Duidelijk, wegens de verwachte groei in 2.5D en 3D configuraties, TSMC investeert zwaar in geavanceerde verpakkingstechnologische ontwikkeling en (vooral) nieuwe productiefaciliteiten. De overgang van HBM2/2e naar HBM3-geheugenstapel zal aanzienlijke prestatiesvoordelen aan systeemontwerpen gebruikend CoWoS 2,5 technologie brengen. De mobiele platformklanten zullen de diversiteit van de multi-spaanderontwerpen van de Informatie uitbreiden. De goedkeuring van het complexe 3DFabric-ontwerpen 3D combineren en 2.5D-de technologieën zullen ongetwijfeld ook stijgen, leveraging de inspanningen van TSMC ontwerpelementen „om te modulariseren“ om systeem het verdelen te versnellen, en hun inspanningen om het gebruik van een brede waaier van de hulpmiddelen/de stromen van EDA toe te laten.
De Grondbeginselen van de verpakkingstechnologie
Volgens de definitie van TSMC, wordt front-end spaander die technologieën zoals Koe (spaander-op-wafeltje) stapelen en wauw (wafeltje-op-wafeltje) collectief bedoeld als „SoIC“, d.w.z., Systeem van Geïntegreerde Spaanders. Het doel van deze die technologieën is siliciumchepen samen te stapelen zonder de „builen“ te gebruiken op de opties van de achterste deelintegratie worden gezien. Hier, leidt het SoIC-ontwerp eigenlijk tot de interface plakkend zodat het silicium bovenop het silicium kan worden geplaatst alsof het één enkel stuk van silicium was.
Volgens de officiële inleiding van TSMC, verstrekt het dienstenplatform van SoIC van het bedrijf innovatieve front-end 3D inter-chip het stapelen technologie voor reïntegratie van kleine die spaanders van systeem-op-spaander worden verdeeld (Soc). De definitieve geïntegreerde spaander overtreft origineel Soc in termen van systeemprestaties. Het verstrekt ook de flexibiliteit om andere systeemfuncties te integreren. TSMC merkte op dat het SoIC-dienstenplatform de steeds grotere gegevensverwerking, bandbreedte en latentievereisten in wolk, voorzien van een netwerk en randtoepassingen richt. Het steunt Koe en wauw regelingen, die uitstekende ontwerpflexibiliteit wanneer het mengen van en het aanpassing van verschillende spaanderfuncties, grootte en technologieknopen verstrekken.
Specifiek, is de technologie van SoIC van TSMC een zeer krachtige methode om veelvoudige matrijzen in „3D bouwstenen“ te stapelen (aka „3D Chiplets“).
Vandaag, is SoICs geschikt van ongeveer 10.000 onderling verbindt per vierkante millimeter ruimte tussen verticaal gestapelde spaanders. Maar de mening is dat dit het werk tegen 1 miljoen onderling verbindt per vierkante millimeter ontwikkelt. 3d-IC hebben de enthousiasten IC verpakkend methode gezocht die dergelijke boete onderling verbindt, bevordert het verminderen van vormfactor toelaat, verwijderend bandbreedtebeperkingen, die thermisch beheer in matrijzenstapels, en het integreren grote, hoogst parallelle systemen vereenvoudigen in hen.
Volgens TSMC, is één van de voordelen van SoIC zijn thermische prestaties. Nochtans, is downside van deze SoIC-technologieën dat de gestapelde ontwerpen samen met elkaar moeten worden ontworpen. Maar toch microbumping technologie zoals EMIB-de werken op een bepaalde manier die een reeks spaanders kunnen samen technisch aansluiten. Met SoIC-technologieën zoals KOE en WOWO, wordt het ontwerp vanaf het begin bevestigd.
Nog, is TSMC scherp om zijn SoIC-spaander te verbeteren stapelend mogelijkheden. Volgens de planning van TSMC, is dit een zeer belangrijke technologie voor hun naar de toekomst gerichte integratie, die verder dan de afgelopen implementatie van interposer of spaander het stapelen gaat, omdat het siliciumchepen om toelaat worden gestapeld zonder enige micro-builen te gebruiken, maar direct de metaallaag van het silicium en wordt gericht op het siliciumchip gericht.
Een andere vrij eenvoudige oplossing in verpakking is twee siliciumchepen in één pakket aan te sluiten. Typisch, wordt dit zij aan zij gedaan met twee siliciumwafeltjes, met veelvoudige verbindingen. Het vertrouwdst is de meesten de interposermethode, die een brok van silicium onder alle onderling verbonden matrijzen plaatst, en is een snellere verpletterende methode dan eenvoudig leggend de sporen door het PCB-pakket.
Op dezelfde manier is een andere benadering een interposer in PCB enkel in te bedden om één specifieke matrijs met een andere (dit is wat Intel zijn Ingebedde multi-Matrijs onderling verbindt Brug of EMIB roept) te verbinden.
Het derde is directe matrijs-aan-matrijs verticaal stapelend, echter, wegens het gebruik van microbumps tussen de twee siliciumwafeltjes, is dit verschillend van de SoIC-hierboven vermelde implementatie - SoIC-gebruik het plakken. Vrijwel alle implementaties in de producten van TSMC in de tweede helft van het jaar zijn gebaseerd op microbumps, zoals dit voor zich beter het mengen en aanpassing van scenario's tussen verschillende spaanders nadat elke spaander wordt vervaardigd toestaat, maar niet de dichtheid krijgt die SoIC of het machtsvoordeel aanbieden.
Daarom heeft het „post-segment“ geavanceerde inkapseling geroepen. Zo wordt GPUs met HBM-mogelijkheden uitgevoerd.
Veel HBM liet GPUs toe heeft één GPU-matrijs, verscheidene HBM-matrijzen, allen geplaatst bovenop een interposer. GPUs en HBMs worden gemaakt door verschillende bedrijven (en zelfs kan verschillende HBMs worden gebruikt), en siliciuminterposers kunnen elders worden gemaakt. Dit silicium interposer kan (bevat geen logica matrijs-aan-matrijs die verpletteren) passief, of enkel actief zijn, en kan voor betere netwerkinterconnecties tussen spaanders worden ontworpen indien gewenst, hoewel dit betekent dat interposer macht verbruikt.
TSMC GPU-als interposer strategie is genoemd CoWoS (spaander-op-wafeltje-op-substraat) in het verleden. Als deel van 3DFabric, heeft CoWoS nu drie die varianten, door implementatie worden verdeeld:

De norm dat iedereen vertrouwd is met wordt genoemd coWoS-S, waar S Silicium Interposer betekent. De beperking van coWoS-S is de grootte van interposer, is de beëindiging gewoonlijk gebaseerd of gelijkaardig op een 65nm-vervaardigingsproces. Aangezien interposers monolithische siliciumwafeltjes zijn, moeten zij zo ook worden vervaardigd, en aangezien wij ons in de chipletera bewegen, eisen de klanten steeds belangrijker interposers, welke middelen TSMC hen (en hoge opbrengsten leveren) moeten kunnen vervaardigen.
De traditionele spaanders worden beperkt door de grootte van het dradenkruis, een fundamentele beperking binnen de machine, de grootte van één laag die op één enkele instantie „kan worden gedrukt“. Om dradenkruis-gerangschikte producten toe te laten, heeft TSMC multi-dradenkruis-gerangschikte interposer technologie ontwikkeld om deze producten groter te maken. Gebaseerd op de eigen wegenkaart van TSMC, verwachten dat wij CoWoS-de implementaties in 2023 zijn rond vier keer groter dan het dradenkruis, toestaand meer dan 3000mm2 van actief logicasilicium per product.
Het informatiepakket staat de spaander uit aan „ventilator toe“ om extra verbindingen voorbij de standaardsoc-plattegrond toe te voegen. Dit betekent dat terwijl het gebied van de spaanderlogica klein kan zijn, de spaander groter is dan de logicakring om alle noodzakelijke verbindingen speld-uit aan te passen. TSMC heeft Informatie vele jaren aangeboden, maar met de steun van 3DFabric, zal het nu verschillende soorten Informatie met betrekking tot in-pakketconnectiviteit aanbieden.
De verpakkingstechnologie van TMSC kan ook in hetzelfde product worden gecombineerd. Door zowel voorkant (SoIC) en achterste deel die (Informatie) uit te voeren verpakken, kunnen de nieuw productcategorieën worden vervaardigd. Het bedrijf maakte een model als dit:

Op het gezicht van het, zal TSMC klanten meer verpakkingsopties in de komende jaren aanbieden. Hun hoofdconcurrent op dit gebied schijnt Intel te zijn, wat zijn technologieën van EMIB en Foveros-in sommige huidige producten en sommige aanstaande producten heeft kunnen uitvoeren. TSMC zal van het werken met meer projecten en klanten profiteren.